/* synthesis translate_off*/
`define SBP_SIMULATION
/* synthesis translate_on*/
`ifndef SBP_SIMULATION
`define SBP_SYNTHESIS
`endif

//
// Verific Verilog Description of module ecp5_lvds
//
module ecp5_lvds (LVDS_71_inst_data0, LVDS_71_inst_data1, LVDS_71_inst_data2, 
            LVDS_71_inst_data3, LVDS_71_inst_data4, LVDS_71_inst_data5, 
            LVDS_71_inst_data6, LVDS_71_inst_data7, LVDS_71_inst_dout, 
            LVDS_71_inst_clkout, LVDS_71_inst_ready, LVDS_71_inst_refclk, 
            LVDS_71_inst_sclk, LVDS_71_inst_start, LVDS_71_inst_sync_clk, 
            LVDS_71_inst_sync_reset) /* synthesis sbp_module=true */ ;
    input [6:0]LVDS_71_inst_data0;
    input [6:0]LVDS_71_inst_data1;
    input [6:0]LVDS_71_inst_data2;
    input [6:0]LVDS_71_inst_data3;
    input [6:0]LVDS_71_inst_data4;
    input [6:0]LVDS_71_inst_data5;
    input [6:0]LVDS_71_inst_data6;
    input [6:0]LVDS_71_inst_data7;
    output [7:0]LVDS_71_inst_dout;
    output LVDS_71_inst_clkout;
    output LVDS_71_inst_ready;
    input LVDS_71_inst_refclk;
    output LVDS_71_inst_sclk;
    input LVDS_71_inst_start;
    input LVDS_71_inst_sync_clk;
    input LVDS_71_inst_sync_reset;
    
    
    LVDS_71_inst LVDS_71_inst_inst (.data0({LVDS_71_inst_data0}), .data1({LVDS_71_inst_data1}), 
            .data2({LVDS_71_inst_data2}), .data3({LVDS_71_inst_data3}), 
            .data4({LVDS_71_inst_data4}), .data5({LVDS_71_inst_data5}), 
            .data6({LVDS_71_inst_data6}), .data7({LVDS_71_inst_data7}), 
            .dout({LVDS_71_inst_dout}), .clkout(LVDS_71_inst_clkout), .ready(LVDS_71_inst_ready), 
            .refclk(LVDS_71_inst_refclk), .sclk(LVDS_71_inst_sclk), .start(LVDS_71_inst_start), 
            .sync_clk(LVDS_71_inst_sync_clk), .sync_reset(LVDS_71_inst_sync_reset));
    
endmodule

